verilog中clock不使用negedge的三个原因

Verilog中典型的counter逻辑是这样的:

always@(posedge clk or negedge reset) begin
    
if(reset == 1'b0)
        reg_inst1 <= 8'd0;
    else if(clk == 1'b1)
        reg_inst1 <= reg_inst1 + 1'd1;
    else
        reg_inst1 
<= reg_inst1;
end

clk为什么要用posedge,而不用negedge呢?请教丹内先生,答案如下:
  • 一般情况下,系统中统一用posedge,避免用negedge,降低设计的复杂度,可以减少出错。
  • 在ModelSim仿真中,时钟是很严格的,但是在真实的晶振所产生的clock却是不严格的,比如高电平和低电平的时间跨度不一样,甚至非周期性的微小波动。如果只使用posedge,则整个系统的节拍都按照clock上升延对齐,如果用到了negedge,则系统的节拍没有统一到一个点上。上升延到上升延肯定是一个时钟周期,但是上升延到下降延却很可能不是半个周期。这都会出现问题。
  • FPGA特有的东西:Global CLK。FPGA内部有专门的CLK“线”,和一般的逻辑门的走法不一样,目的是为了保证整个FPGA片内的时钟一致,这个东西就叫Global CLK。(这个和negedge有什么关系?没搞懂)

posted on 2007-04-23 17:40 肥虫 阅读(2983) 评论(0)  编辑  收藏 所属分类: Verilog


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